大家都清楚，掀老m芯芯片目前芯片工艺最先进的片实台积电，早实现了3nm。掀老m芯芯片

而苹果的片实A17 Pro则是全球第一颗3nm的手机芯片，是掀老m芯芯片台积电代工的，这也代表着全球最先进的片实水平。

问题来了，掀老m芯芯片这个3nm到底指的片实是什么？晶体管大小？栅极宽度？金属半节距？其实都不是，3nm只是掀老m芯芯片一个说法。

事实上，片实在最早的掀老m芯芯片时候，也就是片实在130nm工艺之前，芯片工艺是掀老m芯芯片和芯片晶体管的栅极长度（gate length）保持一致的，栅极长度是片实多少，那么芯片就是掀老m芯芯片多少工艺，而这个栅极长度，也等于金属半节距（metal half-pitch）。

后来晶圆厂就想到了一个办法，既然栅极长度代表的芯片工艺，那就是想方设法缩短这个长度，工艺不就提升了么？

如是如上图所示，在130nm至2007年的28nm之间，栅极长度，其实是小于芯片工艺的，这个时候就不对应了。

比如100nm的芯片，正常来讲，栅极长度应该是100nm，但实际上当时已经缩短到了70nm左右了。

而进入28nm之后，由于栅极长度，对应工艺基本上不太可能的，因为这个栅极长度缩小非常困难。

于是从28nm起，所谓的XX纳米是等效工艺，即它并不是指芯片的一些关键指标，比如栅极长度、金属半节距、接触栅间距等等，工艺和这些都不挂钩。

完全是各大晶圆厂，按照自己的节奏，一代一代的给自己的工艺取名，甚至台积电的10nm、三星的10nm、intel的10nm，指标都不一样，晶体管密度也不一样，反正就是一片混乱了。

不过混乱归混乱，我们还是可以用之前的栅极长度或金属半节距来看看实际工艺的。

台积电之前发表过一份资料，上面显示了其工艺对应的金属半节距，如上图所示，7nm时，是54/2=27nm左右，3nm时，应对的金属半节距是45nm/2=22.5nm左右（可以说是22nm，也可以说是23nm）

而近日，ASML在公布自己的EUV光刻机路线图时，更是将各大晶圆厂的老底掀开了，ASML的PPT，非常清楚的指出了各大晶圆工艺，对应的金属半节距，如果按照最开始芯片工艺的说法，这个才是实际的芯片工艺。

如上图所示，N3（3nm工艺）对应的是23nm，N2（2nm工艺）对应的是22nm，A14(1.4nm工艺)对应的是21nm。

A10也就是1nm时，对应的是18nm，A7也就是0.7nm时，应对的是18-16nm，甚至到A2，也就是0.2nm时，实际金属半间距是16-12nm。

这也是为何明明EUV光刻机，采用的是13.5nm波长的光线，最终却能刻录出2nm、1nm芯片的原因，因为它实际对应的是这个金属半间距，只要波长比这个小就行了。

不管，虽然大家都清楚，现在的芯片工艺有是水份的，那又如何，反正大家都是这么干，规则是由垄断者制定的，所以别人说它是3nm，那么它就是3nm，你只能接受。